数字IC后端设计实现培训教程涵盖了在TSMC工艺节点的物理实现过程中，进行地板图（Floorplan）和功率规划（Powerplan）后的关键步骤，特别是Calibre DRC检查，以确保设计在前期阶段规避可能的DRC问题。
在TSMC 28nm工艺节点的训练中，强调了完成地板图和功率规划后必须执行Innovus和Calibre的DRC检查。此步骤目的在于预防地板图带来的基础层DRC问题和功率规划引发的PG网线导致的金属/接点DRC问题。
随着工艺节点进阶至TSMC 12nm，提前检查地板图和功率规划相关的DRC检查变得更加重要。例如，在添加TAP单元时，若相邻放置会导致基础层DRC违规。同样，指定核心与晶圆之间的距离时，非FinFET网格整数倍的值会引发大量基础层DRC违规。
具体案例展示了在T12nm A55中的Calibre DRC类型M2.S.9违规，数量高达646个，主要问题在于打孔时的通孔与标准单元内部的cell blockage存在空间问题。接下来，将分享在TSMC 12nm地板图、功率规划后的DRC检查方法。
首先，在Innovus中进行在线DRC检查，包括verify_drc、verify_PG_short（检查PG短路）和verifyConnectivity（电源连接性检查）。进行Innovus中导出GDS前，需预先添加filler确保设计正确性。
在使用addFiller时，若遇到设计必须先执行标准单元布局的错误提示，可通过添加-area选项以正常添加filler。
接着，生成GDS供后续Calibre GDS合并使用。完成后，执行Calibre DRC检查，以评估整个设计的DRC状态。
在TSMC 12nm Ananke_core设计中，Calibre DRC检查结果揭示了大量金属层和基础层的DRC违规，尤其集中在Dummy TCD Cell的周边。这类违规的主要原因在于未在Dummy TCD Cell边添加端帽单元（边界单元）。
最后，对DRC问题进行修复并重新执行Calibre DRC检查，将地板图和功率规划修改后，可得到更新的DRC结果。通过此过程，确保了设计在物理实现阶段的合规性与稳定性。
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回答时间：2025-01-25 05:45
